Architettura degli elaboratori ii

A.A. 2017/2018
Insegnamento per
6
Crediti massimi
60
Ore totali
Lingua
Italiano
Obiettivi formativi
Fornire la conoscenza dei componenti principali dei calcolatori
Fornire la conoscenza dei principi di funzionamento dei diversi componenti e delle loro connessioni.
Fornire gli strumenti per valutare le prestazioni dei calcolatori e per ottimizzare le applicazioni.

Struttura insegnamento e programma

Linea Milano - edizione 1
Edizione attiva
Laboratori: 24 ore
Lezioni: 36 ore
Programma
CPU
L'architettura di una semplice CPU e della sua unita' di controllo. Architetture CISC e RISC. Principi della pipeline. Hazard e stalli. Feed-forwarding. Architetture pipeline multiple issues. Esecuzione out-of-order. Multi-core e cluster. Principi del calcolo distribuito.

Gerarchie di memoria
Caratteristica e struttura di una gerarchia di memoria. La gerarchia delle memorie e la cache. Cache a mappatura diretta e n-associative. Tecnologia SRAM e DRAM. Coerenza e consistenza della memoria in strutture a singolo core o multi-core. Codici di rilevazione correzione degli errori. Dischi e memorie flash.

Altri componenti
Introduzione alle architetture Intel. Input/output e bus. Valutazione delle prestazioni.
Prerequisiti e modalità di esame
Modaltià di esame: scritto + orale
Materiale didattico e bibliografia
Testo principale (in English or Italian)
Struttura e progetto dei calcolatori: l'interfaccia hardware-software, D.A. Patterson and J.L. Hennessy, Quarta edizione, Zanichelli, estate 2014 (Nota: la quarta edizione Zanichelli è la traduzione della quinta edizione inglese).
"Computer Organization & Design: The Hardware/Software Interface", D.A. Patterson and J.L. Hennessy, Morgan Kaufmann Publishers, Fifth Edition, 2014.
Periodo
Secondo semestre
Linea Milano - edizione 2
Edizione attiva
Responsabile
Laboratori: 24 ore
Lezioni: 36 ore
STUDENTI FREQUENTANTI
Programma
- Introduzione al corso. La CPU multi-ciclo.
- CPU multi-ciclo: struttura.
- CPU multi-ciclo: progetto unità di controllo.
- CPU multi-ciclo: progetto UC. Gestione delle eccezioni.
- La CPU pipeline: struttura, criticità strutturali.
- La CPU pipeline: criticità di dato.
- La CPU pipeline: criticità di controllo.
- La CPU pipeline: strutture di CPU pipeline moderne.
- Assemby MIPS: gestione degli array
- Assembly MIPS: strutture di controllo
- Assembly MIPS: ambiente SPIM
- Assembly MIPS: funzioni e procedure; lo stack; procedure annidate e recursive
- La memoria: aspetti tecnologici. Memorie statiche.
- Memorie dinamiche. Tecnologia flash. Tecniche di controllo d'errore (ECC).
- Organizzazione della memoria: la memoria cache. Gerarchia di memorie.
- Memoria cache a mappatura diretta.
- Memorie cache associative. Strategie di aggiornamento e di scrittura in cache. Cache coherence.
- Memoria virtuale. TLB. Protezione della memoria. Le periferiche. Il bus: architetture a bus
- Bus: sincronizzazione, arbitraggio. Tecniche di gestione dell' I/O
- Memorie di massa: tecnologia.
- Stima delle prestazioni di un elaboratore. Esempi di calcolo.
Propedeuticità
nessuna
Prerequisiti e modalità di esame
L'esame consiste in:
- una prova scritta seguita da una prova orale, se la prova scritta è stata sufficiente;
- una prova di laboratorio (sito del Laboratorio di Architettura 1).
Al completamento di entrambe le prove viene registrato il voto finale, calcolato come media pesata dei 2 voti ottenuti.
Le prove in itinere sostituiscono la prova scritta e la prova orale.
Tra il superamento dell'esame (scritto+orale) e la consegna del relativo progetto non deve trascorrere più di un anno.
Materiale didattico e bibliografia
Slide proiettate durante le lezioni a disposizione degli studenti.

Testi di riferimento:
- D.A. Patterson, J. L. Hennessy - Struttura e progetto dei calcolatori - Zanichelli
- M.M. Mano, C.R. Kime - Reti logiche - Pearson
STUDENTI NON FREQUENTANTI
Programma
idem come freq.
Prerequisiti e modalità di esame
idem come freq.
Materiale didattico e bibliografia
idem come freq.
Periodo
Secondo semestre
Periodo
Secondo semestre
Modalità di valutazione
Esame
Giudizio di valutazione
voto verbalizzato in trentesimi
Docente/i
Ricevimento:
su appuntamento
Dip. di Informatica, Via Celoria 18, 20133 Milano (MI), Ufficio 4008
Ricevimento:
Su appuntamento, utilizzare preferibilmente email
Sede Dipartimento di via Celoria 18